As principais conquistas tecnol gicas do S culo XX se deram no campo da aquisi o, do processamento, distribui o de informa es e mobilidade. Entra no cen rio a tecnologia de fabrica o de circuitos integrados (CIs), que evoluiu ao ponto de dificultar alguns dos principais paradigmas subjacentes ao projeto de sistemas digitais complexos. Dentre estes, um dos mais relevantes o uso de barramento como meio de interconex o intra-chip. As redes-em-chip ou NoCs (Networks-on-Chip) apresentam-se como a melhor alternativa para a interconex o de componentes nos futuros sistemas integrados em um nico chip. Trata-se de arquiteturas de comunica o que adapta conceitos oriundos de redes de computadores e de sistemas paralelos e distribu dos para o ambiente intra-chip. O presente trabalho contribui com uma proposta de arquitetura para um roteador tolerante a falha, partindo de um algoritmo de roteamento semi-adaptativo. Al m dos detalhes arquiteturais, este trabalho apresenta resultados das simula es e dos testes de valida o do projeto.